过去，在系统时钟低于50MHz的电路板设计中，信号完整性(SI)问题并不突出，在设计后期做适当的修改就可消除SI问题或将其影响降至最低，但是，深次微米IC线宽的不断缩小要求每个电路板设计都要考虑 SI问题，SI分析也不再仅仅局限于高速设计。

 

最近，一家视觉检测系统制造商的电路板设计工程师遇到一个令人困惑的现象：有7年历史的产品在更换了生产线后出了问题，该产品所需的器件同原有设计大致相同。唯一的不同点在于随着现代IC制造制程的进步，某些IC器件的尺寸大大减小了，速度也高了。那么，造成问题的原因在哪?呢？

 

观察发现，新的IC器件将SI问题引入到低速系统之中，而设计工程师在其原有设计中从未遇到过类似问题。

 

为尽量缩短开发周期，设计工程师正尝试着在设计初期就解决SI问题。在低速设计中，解决此类问题的常用办法是尽量提出设计约束条件以防止潜在问题的发生。只要设计工程师担心某些信号路径有可能出现问题，他们就会规定极其严格的参数来防止最坏情况的发生。因此，布板的限制条件经常迫使设计工程师在电路板上增加新层来解决串扰或干扰等SI问题。

 

尽管采用这些方法能够解决问题，但这会导致产品的最终成本大大提高，而且性能受到限制。在激烈竞争的市场上，成本是否最低、性能是否突出往往意味着产品的成功和失败。例如，电路网路布线器的客户过去常用一套陈旧的设计规则来解决SI问题。当采用由ViewLogic Systems公司开发的一套SI验証工具来测试其设计时，工程师很快就意识到他们配置的设计约束条件太多。藉由大量的SI分析后，他们决定采用8层板来替代以前的24层板，这样其制造成本削减了近200万美元。

 

不仅仅是高速问题

越来越多的设计工程师发现SI问题的成因不仅仅是高速设计。真正的原因不是系统时钟速率的提高，而是驱动器上升和下降时间的缩短。随着制程技术的进步及IC制造商转向采用0.25微米或更小制程，他们所生产的标淮元件具有更小的晶片尺寸和越来越快的边缘速率。边缘速率的提高最终会导致设计中高速问题的产生，而传统的高速分析是不考虑这类问题的。

 

此外，当IC制造商转向可在更小面积上封装更多功能的高密度器件时，需要开发新型的封装技术。现在， BGA、CSP和MCM等封装技术都可根据设计要求，在小型封装内提供更多的引脚和更少的封装寄生参数。尽管这些新型器件所占面积极小，但它们也有其自身的问题。例如，他们依然需要较长的互连线作为信号线。

图1：大约每隔三年电晶体门长度就会缩短，而其相应的开关速率会成长约30%
 

即便不考虑系统时钟速率，高的上升时间和更长的走线长度也让电路板设计工程师面临着严峻的挑战。只要传输线长度引起的延迟超过驱动器上升/下降时间有效长度的六分之一，就会引起传输线问题。例如，若上升时间为1 ns，走线边缘速率为每英寸2ns，只要走线长度超过1英寸，就会发生传输线问题。众所周知，走线长度小于1英寸的电路板极为少见。因此，采用上升时间为1ns的设计肯定会出现高速设计问题。随着新型IC制程的出现(见图1)，情况会变得越来越糟。因为上升时间将很快发展到1ns以下。实际上，大约每隔三年电晶体门长度就会缩短，而其相应的开关速率会成长约30%。

 

ns级边缘速率

显然，边缘速率为0.5ns、时钟速率超过400MHz、汇流排速率达到或超过100MHz的处理器正迫使PC设计工程师关注高速设计问题，但是，即使设计工程师采用了新型FPGA技术和基于0.25微米制程的器件，若不进行某种高速分析也很难开发出可以正常工作的设计。

 

SI问题的表现方式很多。当边缘速率上升时，时序问题首先暴露出来。传输线效应造成的阻尼振荡(Ringing)、正尖峰(overshoot)和负尖峰(undershoot)有可能超过规定的噪音容限。在低速系统中，互连延迟和阻尼振荡可以忽略不计，因为在这种系统中信号有足够的时间达到稳定。但是当边缘速率加快，系统时钟速率上升时，信号在器件之间的传输时间以及同步淮备时间都缩短了。

 

当边缘速率低于1ns时，串扰问题也出现了。通常在高边缘速率的高密度电路板中才会出现串扰问题，其成因是走线之间的藕合。亚纳秒级边缘速率会引起高频谐振，很容易藕合到邻近的互连线中，从而造成串扰，拥有大量高速互连的电路板特别容易产生此类问题。

 

当高速器件的边缘速率低于0.5ns时，电源系统稳定性和EMI等问题也随之产生。来自大容量数据汇流排的数据交换速率特别快，当它在电源层中产生足以影响信号的强波纹时，就会产生电源稳定性问题。高速信号也可能产生辐射，EMI因而也成为要关注的另一个设计问题(图2)。

 

电路板的完整设计

不幸的是，这些高边缘速率所引起问题在低速电路板设计中常常被忽视。设计工程师一般不会在这些设计中考虑SI问题，所以真正的危险在于当仍然存在潜在问题的情况下电路板被送去生产。此外，由于SI问题本身具有不可预测性，它们有可能在最后的成品电路板测试中也难以发现。结果，在产品交付使用很长时间后，这些问题才最终以难以诊断的现场故障问题显露出来。

 

真正的风险在于较高的NRE(非重现工程)成本。每个电路板制造商在其产品的整个生命周期内都不得不支付这种NRE费用，此外，电路板制成之后才发现SI问题所造成的额週边设备计修改也会使NRE成本大大增加。

图2：边缘速率的上升是引起SI问题的根本原因
 

在电子制造领域有一个广为接受的公理，即当产品从设计阶段进入制造阶段后，返工成本会呈指数级成长，产品投入使用后，返工成本会更高。若那些看起来运行正常的电路板设计在交付给用户并投入使用后才发现故障，那么它们给产品开发成本结构带来的风险要比传统高速设计中发现的SI问题大得多。这些成本不光在额外的返工中直接表现出来，而且也间接地表现在客户满意度和信任度的损失方面。

 

总而言之，这些问题要求在电路板的开发过程中引进一种新型安全设计措施以防止SI问题引入制造过程。为此，ASIC设计工程师必须将消除SI问题作为与ASIC代工厂商所签协议的一部份。由于在定制晶片开发过程中要承担几十万美元的NRE风险，IC代工厂商强烈要求每个设计都要藉由严格的SI问题模拟测试，以便在成本和责任义务方面保护IC代工厂的利益免受损害。此外，藉由要求设计工程师提供SI保証，IC制造商不仅可确保能为其客户提供高品质的器件，而且可确保其客户能够设计出具有更高可制造性的晶片。

 

在将一块电路板送去制造以前，既保証其高速性能又对其进行SI验証测试将对电路板制造商有同样的好处。如果电路板设计工程师采用SI验証方法来测试每个电路板设计，并将这种测试作为设计流程的一个固有部份，而不管设计时钟是多少，这样就能保証设计中的SI问题得到解决。同样，他们也能向客户保証，产品投入使用后将不会出现意外的SI问题。此外，如果在设计过程中认真考虑了所有重要的高速布线网路，设计工程师就不必担心为解决此类问题对电路板设计做出的约束条件是否已经足够，在布板之后进行SI验証就可以消除出现SI问题的风险。

 

什么类型的模拟能为SI验証提供最佳的解决方案呢？理想的模拟工具应是一次能对电路板上的所有信号进行分析，而不是只分析几个布线网路。它应当包含一个完整的带损耗传输线模型。为简化SI问题的分析，它还能提供广泛而详细的报告，并且能直观地将某种故障同某种元件或互连线联系起来。最后，它能提供大量的假设性分析以帮助设计工程师选择最佳的系统拓朴、线端接和驱动器/接收器。

 

本文总结

在一个带有约束条件的布线布局方法中，新型EDA技术有助于最大程度地减少重复设计的次数。Viewlogic的ePlanner工具能够帮助设计工程师在设计进入后端布板系统之前建立PCB拓朴原型。这种工具包含一种图形化的设计空间探测和互连规划设计环境，可让设计工程师进行高速信号电路板设计策略的假设性分析，并为布线器配置设计淮则。

 

当然，最佳的长期解决方案是将SI分析移到设计过程的前端进行，并将其与布线布局功能整合在一起，尽管这种长期解决方案目前还不能实现，但至少电路板在进入制造阶段之前进行SI问题认証和SI验証测试应当成为每个高速电路板设计过程中必不可少的一步。